Job Description
1. RTL synthesis, SDC/UPF verification, low power design implementation for advanced technology chips.
2. Design flow/methodology development and innovation for front-end design challenges.
3. Be responsible for RTL verification, synthesis, low power design, and STA/timing closure works for customer’s projects and internal system test chips.
■Qualification
1. BCH and above in EE, CS related fields.
2. 3-10 years working experience. Especially, experience in Digital IC design flow (from Synthesis, DFT, MBIST, Formality, STA), RTL design, RTL verification.
3. Familiar with EDA CAD tool such as Design compiler, DFT complier, MBIST, n-Lint, Verdi, Verilog tools/flows.
4. Familiar with tcl/Perl/Python/C++ program.
5. PPA improvement experience is a plus.
6. Familiar with CPU architecture is a plus.
7. Good command of Japanese. Fluent in English is a plus."
- 誠実さ: 私たちは事実のみを語り、誇張や虚飾はしません。私たちは軽率に約束することはありません。一度約束したら、全力を尽くして守ります。
- コミットメント:コミットメントは社員と会社の間に存在する双方向性です。社員は会社に対してロイヤリティを持ち、会社の成功は自分の成功であると心構え、勤勉に働いてベストを尽くします。一方で、会社は社員の利益を最大限に考慮するよう尽力します。
- イノベーション: イノベーションは会社成長の源泉です。新しいアイデアを発想することに留まらず、そのアイデアを実践するこそがイノベーションです。
- お客様の信頼:私たちは、お客様と深く永続的なパートナーシップを築くことに尽力します。長期にわたり、お客様の成功を支える、頼れるパートナーであり続けます。